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【单选题】

图示时序逻辑电路为TTL系列集成触发器组成的三位二进制异步加法计数器。设计数器的现态

，输入一个时钟脉冲后，计数器
的状态是()。

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根据网考网移动考试中心的统计，该试题：

62%的考友选择了A选项

25%的考友选择了B选项

2%的考友选择了C选项

11%的考友选择了D选项

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